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Three dimensional integrated circuits—Part 2:Alignment of stacked dies having fine pitch interconnect
Standard in brief
Scope of Application：
本文件规定了在芯片键合过程中使用多个叠层集成电路之间初始校准和校准保持的要求。定义了校准标记和操作步骤。本文件只适用于使用电耦合方法进行的芯片间校准。
Basic information
Standard No：GB/T 43536.2-2023
Standard Name：三维集成电路 第2部分：微间距叠层芯片的校准要求
English Name：Three dimensional integrated circuits—Part 2:Alignment of stacked dies having fine pitch interconnect
Standard Status：现行
Release Date：2023-12-28
Effective Date：2024-04-01
Language of Publication：中文简体
Standard Classification
ICS Number：31.200
CCS Number：L56
Related Standards
Referenced Standards：IEC 63011-1
Adopted Standards：IEC 63011-2:2018
Adopted Standard Name：《集成电路 三维集成电路 第2部分:微间距叠层芯片的校准要求》
Adoption Level：IDT
Publication Information
Number of pages：16
Number of words：25 K
Format：大16
Edition：1
Color Pages：0
Electronic Version：Yes
Color Images：No
Print Publication Date：2023-12-01
Standard Revision Information
Has Amendment：No
Other Information
Application Dept：国家市场监督管理总局、国家标准化管理委员会
Standard Type：CN
Standard Attribute：GB
Other Standard Number：43536.2
Drafter：汤朔、李锟、肖克来提、吴道伟、刘欣、陈先明
Drafting Organization：中国电子技术标准化研究院、华进半导体封装先导技术研发中心有限公司、中国航天科技集团公司第九研究院第七七一研究所、青岛智腾微电子有限公司、珠海越亚半导体股份有限公司
Management Organization：全国半导体器件标准化技术委员会(SAC/TC 78)
Proposing Department：中华人民共和国工业和信息化部
